《微型计算机技术与应用》期末考试题库填空题答案

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第1章微型计算机概述

微型计算机中各部件是通过总线构成一个整体的。

解析：总线是计算机中用于传输数据、地址和控制信号的公共通道，它将微型计算机的各个部件连接在一起，使它们能够相互通信和协调工作。

答案：总线
CPU 是微型计算机的核心。

解析：CPU（中央处理器）是计算机的运算和控制核心，负责执行指令、处理数据和控制其他部件的操作。

答案：CPU
和CPU相连的系统总线按功能可分为 数据总线、地址总线 和 控制总线。

解析：数据总线用于传输数据，地址总线用于传输内存地址，控制总线用于传输控制信号，这三类总线共同构成了系统总线，支持CPU与外部设备的通信。

答案：数据总线、地址总线、控制总线
微型计算机由 CPU、存储器、输入设备 和 输出设备 组成。

解析：CPU负责处理数据，存储器用于存储数据和程序，输入设备用于输入数据，输出设备用于输出结果，这四个部分是微型计算机的基本组成部分。

答案：CPU、存储器、输入设备、输出设备
以微型计算机为主体，配上 外围设备、系统软件 和 应用软件 之后，就成了微型计算机系统。

解析：外围设备包括打印机、显示器等，系统软件包括操作系统等，应用软件包括用户使用的各种程序，这些部分共同构成了完整的微型计算机系统。

答案：外围设备、系统软件、应用软件
微型计算机的主要性能指标有CPU的位数、主频、字长、存储容量。

解析：CPU的位数决定了处理器的计算能力，主频决定了处理器的运行速度，字长决定了数据处理的能力，存储容量决定了可以存储的数据量。

答案：主频、字长、存储容量
将计算机的CPU、存储器、I/O接口集成到一个大规模集成电路芯片中，就是 微处理器。
解析：微处理器是将CPU、存储器和I/O接口集成在一个芯片上的技术，它极大地提高了计算机的集成度和性能。
答案：微处理器

第2章 16位和32位微处理器

Intel 8086CPU是 16 位微处理器，有 16 根数据总线和 20 根地址总线，存储器寻址的空间为 1MB，端口寻址空间为 64KB。8088CPU有 8 根数据总线。

解析：Intel 8086是16位微处理器，具有16位数据总线和20位地址总线，因此可以寻址1MB的存储空间。端口寻址空间为64KB，因为地址总线的低16位用于端口寻址。8088CPU与8086类似，但数据总线为8位。

答案：16、16、20、1MB、64KB、8
输入/输出端口有两种编址方法，既I/O端口与存储单元统一编址和I/O单独编址。前一种编址的主要优点是 可以使用相同的指令访问I/O和存储器 和 简化了编程。后一种编址的主要优点是 避免了I/O和存储器地址冲突 和 提高了I/O操作的效率。

解析：统一编址方法允许使用相同的指令访问I/O设备和存储器，简化了编程。单独编址方法避免了I/O和存储器地址的冲突，提高了I/O操作的效率。

答案：可以使用相同的指令访问I/O和存储器、简化了编程、避免了I/O和存储器地址冲突、提高了I/O操作的效率
标志寄存器中包含 控制标志 和 状态标志。前者由人为指令设置，后者由程序运行结果决定。

解析：控制标志用于控制CPU的操作模式，如中断允许、方向标志等。状态标志反映指令执行后的结果状态，如零标志、进位标志等。

答案：控制标志、状态标志
所谓最小模式，就是 CPU直接控制总线，不使用总线控制器。

解析：在最小模式下，8086/8088CPU直接控制总线，不使用额外的总线控制器，适用于简单的系统配置。

答案：CPU直接控制总线，不使用总线控制器
所谓最大模式是 CPU通过总线控制器控制总线，适用于多处理器系统。

解析：在最大模式下，8086/8088CPU通过总线控制器（如8288）来控制总线，适用于复杂的系统配置，如多处理器系统。

答案：CPU通过总线控制器控制总线，适用于多处理器系统
8086工作在最大模式下，引脚MN/MX*接低电平。

解析：MN/MX*引脚用于选择工作模式，低电平选择最大模式，高电平选择最小模式。

答案：低
8086/8088CPU的数据线和地址线是以 分时复用 方式轮流使用的。
解析：8086/8088CPU使用分时复用技术，数据总线和地址总线在不同的时间段分别用于传输数据和地址。
答案：分时复用
8086中的BIU由 4 个 16 位段寄存器、一个 16 位指令指针、6 字节指令队列、20 位地址加法器和控制电路组成。
解析：BIU（总线接口单元）是8086CPU的一部分，负责与外部总线的通信。它包含4个16位段寄存器（CS、DS、SS、ES），一个16位指令指针（IP），6字节指令队列用于预取指令，20位地址加法器用于计算物理地址，以及控制电路用于管理总线操作。
答案：4、16、16、6、20
8086/8088提供的能接受外中断请求信号的引脚是 INTR 和 NMI。两种请求信号的主要不同之处在于 INTR是可屏蔽的，而NMI是不可屏蔽的。
解析：INTR（可屏蔽中断请求）可以通过中断允许标志（IF）来屏蔽，而NMI（非屏蔽中断请求）不能被屏蔽，通常用于处理紧急或关键的事件。
答案：INTR、NMI、INTR是可屏蔽的，而NMI是不可屏蔽的
8086/8088的存储器是分段的，因此存储单元的物理地址是由 段基址 和 偏移地址 组合而成的。
解析：8086/8088采用分段存储模型，物理地址由段基址左移4位后加上偏移地址得到。段基址通常存储在段寄存器中，偏移地址由指令指针或其他寄存器提供。
答案：段基址、偏移地址
对于8086CPU，物理地址是由段基址和偏移地址两部分构成，若某存储单元的段基址为2000H，偏移地址为1122H，则该存储单元的物理地址为 21122H。
解析：物理地址的计算公式为：物理地址 = 段基址 × 16 + 偏移地址。因此，2000H × 16 + 1122H = 20000H + 1122H = 21122H。
答案：21122H
8086的中断向量表位于内存的 00000H-003FFH 区域，它可以容纳 256 个中断向量，每一个向量占 4 个字节。
解析：中断向量表用于存储中断服务程序的入口地址，每个中断向量包含一个段地址和一个偏移地址，共4字节。8086支持256个中断，因此中断向量表需要256 × 4 = 1024字节的空间，位于内存的00000H-003FFH区域。
答案：00000H-003FFH、256、4
8086微机系统中的一个中断向量占4个存储单元，假定某中断对应的中断向量存放在0000:002CH；那么该中断向量对应的中断类型号为_________H，若该向量对应的中断处理子程序放在0080：0402H开始的内存区域中，则按照地址由低到高的顺序写出其相应的存储单元的内容为________、________、__________、__________
解析：中断向量表中每个中断向量占用4个字节，中断类型号可以通过中断向量表的偏移地址除以4得到。002CH转换为十进制是44，44除以4等于11，即中断类型号为0BH。中断处理子程序的地址0080:0402H需要转换为物理地址，计算方法为段地址左移4位加上偏移地址，即00800H + 0402H = 00C02H。因此，中断向量表中0000:002CH到0000:002FH的内容应为02H、0CH、80H、00H。
答案：0BH、02H、0CH、80H、00H
8086CPU中典型总线周期由____个时钟周期组成，其中T1期间，CPU输出______信息；如有必要时，可以在__________两个时钟周期之间插入1个或多个TW等待周期。
解析：8086的典型总线周期由4个时钟周期（T1到T4）组成。在T1期间，CPU输出地址信息。如果系统需要等待，可以在T3和T4之间插入一个或多个TW等待周期。
答案：4、地址、T3和T4
8086中，BIU部件完成______功能，EU部件完成_____功能。

解析：BIU（Bus Interface Unit）负责处理总线接口相关的操作，包括取指令和数据传输。EU（Execution Unit）负责执行指令。

答案：取指令和数据传输、执行指令

8086中引脚BHE*信号有效的含义表示________________，在____时钟周期发出。

解析：BHE*（Bus High Enable）信号有效时，表示高字节数据总线上的数据有效。该信号通常在T1时钟周期发出。
答案：高字节数据总线上的数据有效、T1

8086正常的存储器读/写总线周期由________个T状态组成，ALE信号在__________状态内有效，其作用是______________。

解析：8086的正常存储器读/写总线周期由4个T状态（T1到T4）组成。ALE（Address Latch Enable）信号在T1状态内有效，用于锁存地址信息，确保在总线周期内地址稳定。

答案：4、T1、锁存地址信息

从产生中断的方法来分，中断可分为 _______ 和_______ 。

解析：中断可以分为硬件中断和软件中断。硬件中断是由外部硬件设备触发的中断，如I/O设备请求中断；软件中断是由程序指令触发的中断，如INT指令。

答案：硬件中断、软件中断

8086/8088CPU提供了接受外部中断请求信号的引脚是__________和__________。

解析：8086/8088CPU提供了两个接受外部中断请求信号的引脚，分别是INTR（可屏蔽中断请求）和NMI（非屏蔽中断请求）。

答案：INTR、NMI

可屏蔽中断从CPU的_______引脚进入，只有当中断允许标志IF为_______时，该中断才能得到响应。

解析：可屏蔽中断从CPU的INTR引脚进入。只有当中断允许标志IF（Interrupt Flag）为1时，该中断才能得到响应。IF标志可以通过CLI指令清零（禁止中断），通过STI指令置1（允许中断）。

答案：INTR、1

8086中地址/数据线分时复用，为保证总线周期内地址稳定，应配置________________，为提高总线驱动能力，应配置________________。

解析：8086的地址/数据线分时复用，为保证总线周期内地址稳定，应配置地址锁存器（Address Latch）。为提高总线驱动能力，应配置总线驱动器（Bus Driver）。

答案：地址锁存器、总线驱动器

8086 CPU复位后，寄存器中的值将进入初始态，问(CS)= __________, (IP)= __________，(DS)= __________。

解析：8086 CPU在复位后，CS寄存器会被设置为0xFFFF，IP寄存器会被设置为0x0000，而DS寄存器会被设置为0x0000。

答案：(CS)=FFFFH, (IP)=0000H，(DS)=0000H
上电复位时，若CPU的CS=0FFFFH，IP=0000H，则第一条指令从___________方取。

解析：当CS=0xFFFF和IP=0x0000时，第一条指令的地址是CS << 4 + IP，即0xFFFF0。这个地址通常指向系统的ROM区域，因此第一条指令从ROM中取出。

答案：ROM
8086/8088CPU 复位后的系统启动地址为 _______。

解析：8086/8088 CPU复位后，系统启动地址是CS << 4 + IP，即0xFFFF0。

答案：FFFF0H
当复位信号（RESET）来到时，CPU便结束当前操作并对标志寄存器，IP，DS，ES，SS及指令队列_______，而将CS设置为_______。

解析：复位信号到来时，CPU会清除标志寄存器、IP、DS、ES、SS及指令队列，并将CS设置为0xFFFF。

答案：清除，FFFFH
CPU在执行OUT DX，AL指令时，_____寄存器的内容送到地址总线上，_____寄存器的内容送到数据总线上。

解析：在执行OUT DX, AL指令时，DX寄存器的内容被送到地址总线上，用于指定I/O端口地址，而AL寄存器的内容被送到数据总线上，用于传输数据。

答案：DX，AL
8086/8088的中断响应了两个总线周期，从____________引脚输出了两个负脉冲。

解析：8086/8088 CPU在中断响应过程中，会通过INTA（Interrupt Acknowledge）引脚输出两个负脉冲，用于通知外部设备中断请求已被响应。

答案：INTA
CPU响应8259A中断，在_____引脚上输出_____个负脉冲，在第_____个负脉冲期间读入中断类型码。

解析：当CPU响应8259A中断控制器的中断请求时，会在INTA引脚上输出两个负脉冲。在第二个负脉冲期间，8259A会将中断类型码提供给CPU。

答案：INTA，2，2
8086CPU向内存写一个地址为0623：36F1H的字时，需要__________个总线周期。

解析：8086 CPU在向内存写入一个字（16位数据）时，需要两个总线周期。第一个总线周期用于写入低字节，第二个总线周期用于写入高字节。

答案：2
设某一存储单元的物理地址是12345H，试完成下列不同的逻辑地址表示。（1）1234H：__________（2）__________：0345H

解析：物理地址12345H可以通过不同的段地址和偏移地址组合得到。对于（1），段地址为1234H，偏移地址为12345H - (1234H << 4) = 12345H - 12340H = 0005H。对于（2），偏移地址为0345H，段地址为(12345H - 0345H) >> 4 = 12000H >> 4 = 1200H。

答案：（1）1234H：0005H （2）1200H：0345H
8086CPU从功能结构上看，可以分为_________和_________两部分。

解析：8086 CPU从功能结构上可以分为两大部分：执行单元（EU，Execution Unit）和总线接口单元（BIU，Bus Interface Unit）。EU负责指令的执行，BIU负责与外部总线的接口和指令的预取。

答案：执行单元（EU），总线接口单元（BIU）
8086的M/IO#引脚是_________总线中的⼀条。

解析：M/IO#引脚用于区分当前总线周期是访问内存（M/IO#=1）还是访问I/O端口（M/IO#=0）。它是地址/数据总线的一部分，用于指示总线周期的类型。

答案：地址/数据
8086总线接⼝部件中有四个段寄存器，它们分别是______、______、______、______。
解析：8086总线接口部件中的四个段寄存器分别是代码段寄存器（CS）、数据段寄存器（DS）、堆栈段寄存器（SS）和附加段寄存器（ES）。
答案：CS、DS、SS、ES
中断返回指令是______，该指令将堆栈中保存的断点弹出后依次装入______、______寄存器中，将堆栈中保存的标志装入_________寄存器中。
解析：中断返回指令是IRET，它将堆栈中保存的断点弹出后依次装入指令指针寄存器（IP）和代码段寄存器（CS）中，将堆栈中保存的标志装入标志寄存器（FLAGS）中。
答案：IRET、IP、CS、FLAGS
8086CPU响应中断后将______、______、______寄存器入栈保存，然后自动将______标志和_______标志复位。
解析：8086CPU响应中断后将FLAGS、CS、IP寄存器入栈保存，然后自动将中断标志（IF）和陷阱标志（TF）复位。
答案：FLAGS、CS、IP、IF、TF
对于掉电，8086/8088是通过________中断来处理的。
解析：对于掉电，8086/8088是通过NMI（非屏蔽中断）来处理的，因为掉电是一个紧急事件，需要立即处理。
答案：NMI

第4章存储器

8086/8088CPU允许的最大存储空间为_______ ，其地址编号从_______ H到_______ H。

解析：8086/8088CPU使用20位地址线，因此最大可寻址空间为2^20 = 1MB。地址编号的范围从00000H（十六进制）到FFFFFH（十六进制）。
答案：1MB，00000H，FFFFFH

存储器的扩展有___________、_____________、_____________三种方式。

解析：字扩展增加存储器的字数，位扩展增加每个字的位数，字位扩展同时增加字数和位数。
答案：字扩展，位扩展，字位扩展

CPU访问存储器时，实现片选信号的方法有全译码法、__________和__________。

解析：全译码法使用所有地址线进行译码，部分译码法使用部分地址线进行译码，线选法直接使用地址线作为片选信号。
答案：部分译码法，线选法

有地址重迭现象的存储器片选信号产生方法为__________和__________。

解析：部分译码法和线选法可能会导致地址重叠，即不同的地址映射到相同的存储单元。
答案：部分译码法，线选法

根据用途和特点分类可将存储器分为______________ 和
______________。

解析：RAM是可读写的存储器，ROM是只读的存储器。
答案：随机存取存储器（RAM），只读存储器（ROM）

一般微型计算机的存储器系统主要由主存储器、寄存器、高速缓存，辅助存储器及管理这些存储器的硬件和软件组成。
解析：微型计算机的存储器系统通常包括主存储器（如RAM和ROM）、寄存器（用于快速访问和操作数据）、高速缓存（用于提高数据访问速度）、辅助存储器（如硬盘和光盘）以及管理这些存储器的硬件和软件（如存储管理单元和操作系统）。
答案：主存储器、寄存器
某RAM芯片的存储容量是4K×8位，该芯片引脚中有12根地址线，8根数据线。

解析：4K的存储容量意味着需要2^12个地址来寻址所有存储单元，因此需要12根地址线。8位数据线表示每次可以读取或写入8位数据。

答案：12、8
构成64K×8的存储系统，需8K×1的芯片64片。

解析：64K×8的存储系统总共有64K个存储单元，每个单元8位。8K×1的芯片每个芯片有8K个存储单元，每个单元1位。因此，需要8片8K×1的芯片来组成一个8K×8的存储模块，然后需要8个这样的模块来组成64K×8的存储系统，总共需要64片。
答案：64
保证动态RAM中的内容不消失，需要进行刷新操作。
解析：动态RAM（DRAM）通过电容存储数据，电容会逐渐放电，因此需要定期刷新以保持数据不丢失。

答案：刷新

在存储器的层次化结构中，存储器可以分为高速缓存、主存储器和辅助存储器三级。

解析：存储器的层次化结构通常分为高速缓存（靠近CPU，速度快）、主存储器（如RAM，速度较快）和辅助存储器（如硬盘，容量大但速度慢）。

答案：高速缓存、主存储器、辅助存储器

在存储器的层次结构中，越远离CPU的存储器，其存取速度越慢，存储容量越大，价格越低。

解析：存储器的层次结构中，越靠近CPU的存储器速度越快，但容量较小且价格较高；越远离CPU的存储器容量越大，但速度较慢且价格较低。

答案：越慢、越大、越低

已知某微机系统的存储器由三个芯片组组成，每个芯片组容量为4KB，总容量为12KB，为满足其编址范围，至少需要地址总线中的14根，其中12根用于每个芯片的片内地址输入。

解析：每个芯片组的容量为4KB，需要12根地址线（212=4K）来寻址每个芯片的存储单元。总容量为12KB，需要额外的2根地址线来选择三个芯片组中的一个（22=4，可以覆盖3个芯片组）。因此，总共需要14根地址线。

答案：14、12

第5章微型计算机和外设的数据传输

CPU和外设之间的数据传送方式有无条件方式、__________,__________和______

解析：CPU与外设之间的数据传送方式主要有四种：无条件方式、查询方式、中断方式和直接存储器存取（DMA）方式。无条件方式是指CPU在任何时候都认为外设已经准备好了数据；查询方式是指CPU通过不断查询外设的状态来确定是否可以进行数据传送；中断方式是指外设在准备好数据后，向CPU发出中断请求，CPU响应中断后进行数据传送；DMA方式是指外设直接与存储器进行数据交换，而不需要CPU的干预。

答案：查询方式、中断方式、DMA方式

状态信息表示外设当前所处的_______ ，例如READY表示输入设备已准备好信息，BUSY表示输出设备是否能接收数据。

解析：状态信息是外设向CPU提供的信息，用于表示外设当前的工作状态。这些信息帮助CPU判断是否可以进行数据传送。例如，READY信号表示输入设备已经准备好数据，BUSY信号表示输出设备正在忙于处理数据，暂时不能接收新的数据。

答案：状态

控制信息是由CPU发出的，用于控制外设接口工作方式以及外设的 _______ 的信息。

解析：控制信息是CPU向外设接口发送的信号，用于控制外设的工作方式和操作。这些信息包括启动、停止、数据传输方向等指令，确保外设按照CPU的要求进行操作。

答案：操作

为保证信息正常传送，通常采用 _______ 和_______ 信号作为接口芯片占外围设备的联络信号，实现微处理器与外围设备交换信息。

解析：为了确保信息能够正常传送，接口芯片通常使用握手信号（如READY和ACKNOWLEDGE）来与外围设备进行联络。这些信号用于同步数据传输过程，确保数据在正确的时间点被发送和接收。

答案：READY、ACKNOWLEDGE

CPU与I/O接口间的信号一般包括 _______ ， _______ 和_______ 三种类型。

解析：CPU与I/O接口之间的信号主要包括数据信号、控制信号和状态信号。数据信号用于传输实际的数据；控制信号用于控制数据传输的过程；状态信号用于表示外设的当前状态，帮助CPU判断是否可以进行数据传输。

答案：数据信号、控制信号、状态信号

能支持查询传送方式的接口电路中，至少应该有 _______ 端口和 _______ 端口。

解析：查询传送方式需要接口电路能够提供状态信息和数据信息。因此，接口电路中至少应该有状态端口和数据端口。状态端口用于读取外设的状态信息，数据端口用于读取或写入数据。

答案：状态、数据

若要实现存储器与存储器、存储器与外设之间直接进行数据交换（不通过CPU）应采用的方法是_______ 。
解析：直接存储器存取（DMA）方式允许存储器与存储器或存储器与外设之间直接进行数据交换，而不需要CPU的干预。这种方式提高了数据传输的效率，特别适用于需要高速数据传输的场合。
答案：DMA方式
在中断方式下，当_____已经有数据要往CPU输入或者准备好接收数据时，接口会向CPU发一个_____信号；在DMA方式下，外设要求传输数据时，接口会向______发______信号。
解析：在中断方式下，当外设准备好数据时，会向CPU发送一个中断请求信号（IRQ），CPU响应中断后进行数据处理。在DMA方式下，外设通过DMA控制器向存储器发送DMA请求信号（DRQ），DMA控制器接收到请求后，直接控制数据传输，无需CPU干预。
答案：外设、IRQ、DMA控制器、DRQ
简单外设作为输入设备时，由于数据输入保持的时间相对于CPU的处理速度要长的多，所以接口电路使用_________和数据总线相连。
解析：简单外设作为输入设备时，数据输入保持的时间较长，因此接口电路通常使用三态缓冲器与数据总线相连。三态缓冲器可以在需要时将数据放到总线上，不需要时则将输出置为高阻态，避免对总线造成干扰。
答案：三态缓冲器
简单外设作为输出设备时，由于外设的速度比较慢，所以接口电路使用_________和数据总线相连。
解析：简单外设作为输出设备时，由于外设的速度较慢，接口电路通常使用锁存器与数据总线相连。锁存器可以在数据准备好时锁存数据，确保数据在外设处理过程中保持稳定，避免数据丢失或错误。
答案：锁存器
当CPU执行IN AL，DX指令时，M/IO#引脚为____电平，RD#为____电平，WR#为___的电平。
解析：当CPU执行IN AL，DX指令时，表示CPU正在从I/O端口读取数据。此时，M/IO#引脚为低电平，表示操作的是I/O设备；RD#引脚为低电平，表示读操作；WR#引脚为高电平，表示没有写操作。
答案：低、低、高
CPU在执行OUT DX，AX指令时，_____寄存器的内容送到地址总线上,_____寄存器的内容送到数据总线上。
解析：当CPU执行OUT DX，AX指令时，表示CPU正在向I/O端口写入数据。此时，DX寄存器的内容（即I/O端口地址）被送到地址总线上，AX寄存器的内容（即要写入的数据）被送到数据总线上。
答案：DX、AX

第6章串并行通信和接口技术

串行通信可分为两种类型，即同步通信和_____________________

解析：串行通信是一种数据传输方式，其中数据位按顺序一个接一个地传输。根据传输时钟的同步方式，串行通信可以分为同步通信和异步通信。同步通信需要一个共同的时钟信号来同步发送和接收设备，而异步通信则不需要共同的时钟信号，每个字符都有自己的起始和停止位。

答案：异步通信

串行异步接口在接收时是由____________寄存器将串行数据转换成并行数据。在发送时，是由_____________寄存器将并行数据转换成串行数据。

解析：在串行通信中，数据在传输线上是串行传输的，即一个接一个地传输。为了在计算机内部处理这些数据，需要将串行数据转换为并行数据。这个转换过程在接收时由移位寄存器完成，它将串行数据逐位移入并转换为并行数据。在发送时，并行数据需要转换为串行数据，这个过程由并行到串行转换寄存器完成。

答案：移位寄存器；并行到串行转换寄存器

RS-232C规定使用 25根插针的标准连接头；最高传输速率是 _______ 。

解析：RS-232C是一种广泛使用的串行通信接口标准，它规定了物理层连接的电气特性和信号线的功能。RS-232C通常使用25针的D型连接器，但也可以使用9针的D型连接器。最高传输速率取决于具体的实现，但标准规定最高传输速率可以达到20kbps。

答案：25；20kbps

8251芯片中设立了_____、_____ 和______三种出错标志

解析：8251芯片是一种通用的同步/异步接收/发送器（USART），用于串行通信。为了确保数据传输的准确性，8251芯片内部设立了三种出错标志：奇偶校验错误（PE）、帧错误（FE）和溢出错误（OE）。这些标志用于指示在数据传输过程中可能出现的错误。

答案：奇偶校验错误（PE）；帧错误（FE）；溢出错误（OE）

RS-232C是应用于 _______ 行二进制交换的数据通信设备和数据终端设备之间的_______ 。

解析：RS-232C标准定义了用于数据通信设备（DCE）和数据终端设备（DTE）之间的串行二进制数据交换的接口。这个标准广泛应用于计算机、调制解调器、打印机等设备之间的通信。

答案：串；接口

Intel 8251A工作在异步方式时，每个字符的数据位长度为 _______ ，停止位的长度为_______ 。
解析：Intel 8251A是一种可编程通信接口芯片，支持同步和异步通信。在异步通信模式下，每个字符的数据位长度通常为5到8位，停止位的长度可以设置为1位、1.5位或2位，具体取决于通信协议的配置。
答案：5到8位；1位、1.5位或2位
8251A内部有 _______ 个端口地址，由引脚_______ 的状态来区别。如果8251的CS#的范围为380~387H，该引脚接地址总线A1，则控制端口的地址为_______ 。
解析：Intel 8251A芯片内部有两个端口地址，分别是数据端口和控制端口。这两个端口地址通过引脚的状态来区分，通常是通过地址总线的某一位（如A0）来选择。如果CS#的范围为380~387H，且引脚接地址总线A1，那么控制端口的地址可以通过地址总线的A1位来确定，通常是CS#的最低位。
答案：2；A0；381H
异步通信中相邻中两个字符之间间隔可以是 _______ 长度，以便使它有能力处理_______ 的串行数据。
解析：在异步通信中，相邻两个字符之间的间隔可以是任意长度，这种特性使得异步通信能够处理不规则的串行数据流，即数据可以在任何时间点发送，而不需要严格的时钟同步。
答案：任意；不规则
InteL8255A是一个_______ 接口芯片。
解析：Intel 8255A是一种通用的可编程外设接口（PPI）芯片，广泛用于微型计算机系统中，用于连接CPU与外部设备，如打印机、键盘、显示器等。它提供了并行输入输出的能力，支持多种工作模式。
答案：并行
8255A控制字的最高位D7=_______ 时，表示该控制字为方式控制字。
解析：Intel 8255A芯片的控制字用于配置芯片的工作模式和端口方向。控制字的最高位D7用于区分控制字的类型，当D7=1时，表示该控制字为方式控制字，用于设置芯片的工作模式；当D7=0时，表示该控制字为端口方向控制字，用于设置端口的输入输出方向。
答案：1
8255A的端口C按位置位复位控制字中的 _______ 位决定对端口C的某一位置位或复位。
解析：8255A的端口C按位置位复位控制字用于对端口C的某一位进行单独的置位或复位操作。这个控制字的第3位（D3）用于指定要操作的端口C的位，而第0位（D0）用于决定是置位还是复位该位。
答案：D0
8255A的端口A的工作方式是由方式控制字的_______ 位决定。
解析：8255A的方式控制字用于配置端口A、端口B和端口C的工作方式。端口A的工作方式由方式控制字的第6位和第5位（D6和D5）决定，这两位可以设置端口A为方式0、方式1或方式2。
答案：D6和D5
8255A的端口B的工作方式由方式控制字的 _______ 位决定。
解析：端口B的工作方式由方式控制字的第2位决定，这两位可以设置端口B为方式0或方式1。
答案：D2
8255A有3 种工作方式, 分别是_______ 、_______ 、 _______ 其中_______ 只允许A 口使用。
解析：8255A支持三种工作方式：方式0（基本输入输出）、方式1（选通输入输出）和方式2（双向传输）。其中，方式2只允许端口A使用，因为它需要双向传输能力。
答案：方式0；方式1；方式2；方式2
8255A内部包括两组控制电路,其中A组控制____________，B组控制_______________ 。
解析：8255A内部有两组控制电路，A组控制端口A和端口C的上半部分（PC7-PC4），B组控制端口B和端口C的下半部分（PC3-PC0）。这两组控制电路分别负责各自端口的输入输出操作和控制信号的生成。
答案：端口A和端口C的上半部分（PC7-PC4）；端口B和端口C的下半部分（PC3-PC0）
8255A的A端口有 _______ 种工作方式，它们分别是 _______ 、_______ 和_______ 。
解析：8255A是一种可编程外设接口芯片，其A端口有三种工作方式，分别是基本输入输出方式（方式0）、选通输入输出方式（方式1）和双向传输方式（方式2）。

答案：3；基本输入输出方式、选通输入输出方式、双向传输方式

8255A芯片的工作方式2适用于端口 _______ ，它适应于 _______ 设备。

解析：8255A的工作方式2是一种双向传输方式，适用于A端口，因为它需要同时支持输入和输出操作，适合于需要双向数据传输的设备。

答案：A端口；需要双向数据传输的设备

8255A 工作于方式1输出方式，A口/B口与外设之间的控制状态联络信号是_______ 和_______ 。

解析：在8255A的工作方式1输出方式下，A口和B口与外设之间的控制状态联络信号包括OBF（输出缓冲区满）和ACK（应答信号）。

答案：OBF；ACK

串行通信根据其连接方式的不同可分为单工、________和__________等三种。

解析：串行通信的连接方式根据数据传输的方向性可分为单工、半双工和全双工三种。单工通信是指数据只能单向传输；半双工通信是指数据可以双向传输，但在某一时刻只能单向传输；全双工通信是指数据可以同时双向传输。

答案：半双工；全双工

第7章中断控制器

8259A有两种中断触发方式 _______ 和_______ 。

解析：8259A是Intel公司生产的一种可编程中断控制器，用于管理外部设备的中断请求。它支持两种中断触发方式，分别是边沿触发和电平触发。边沿触发是指中断请求信号在上升沿或下降沿时触发中断，而电平触发是指中断请求信号在某一电平（高电平或低电平）时触发中断。

答案：边沿触发电平触发

一片8259 A能管理 _______ 级中断，最多可以用 _______ 片8259A来构成64级的主从式中断系统。

解析：一片8259A可以管理8级中断，通过级联方式，最多可以使用8片8259A来构成64级的主从式中断系统。在这种系统中，一片8259A作为主控制器，其余7片作为从控制器，每片从控制器可以管理8级中断，因此总共可以管理64级中断。

答案：8 8

8259A的INT是和CPU的 _______ 端相连，用来向CPU_______ ；INTA用来接收来自CPU的_______ 的信号。

解析：8259A的INT引脚与CPU的INTR（Interrupt Request）端相连，用于向CPU发送中断请求信号。当8259A检测到有中断请求时，它会通过INT引脚向CPU发送中断请求信号。CPU在接收到中断请求后，会通过INTA（Interrupt Acknowledge）引脚向8259A发送中断响应信号，以确认中断请求并获取中断向量。

答案：INTR 发送中断请求中断响应

8259A由 _______ 、_______ 、_______ 组成，用来接收和处理从引脚IR7~IR0进入的中断。

解析：8259A主要由中断请求寄存器（IRR）、中断服务寄存器（ISR）和中断屏蔽寄存器（IMR）组成。IRR用于记录所有未被屏蔽的中断请求，ISR用于记录当前正在处理的中断，IMR用于屏蔽特定的中断请求，防止它们被处理。

答案：中断请求寄存器（IRR）中断服务寄存器（ISR）中断屏蔽寄存器（IMR）

8259A共有___个可编程的寄存器，它们分别用于接受CPU送来的______命令字和________命令字。

解析：8259A共有7个可编程的寄存器，其中包括初始化命令字（ICW）和操作命令字（OCW）。ICW用于初始化8259A，设置其工作模式和参数；OCW用于在8259A运行过程中对其进行控制和操作。

答案：7 初始化操作

设8086系统中采用单片8259A，其8259A的ICW2=32H，则对应IR5的中断类型号为____________H，它的中断入口地址在中断向量表中的地址为___________________H。

解析：在8086系统中，8259A的ICW2寄存器用于设置中断类型号的基础值。ICW2=32H表示中断类型号的基础值为32H。IR5对应的中断类型号为ICW2的值加上5，即32H + 5 = 37H。中断向量表中的每个中断向量占用4个字节，因此中断入口地址为中断类型号乘以4，即37H * 4 = DCH。

答案：37H DCH

在特殊全嵌套方式下，8259可响应________________中断请求。

解析：在特殊全嵌套方式下，8259A可以响应所有级别的中断请求，包括比当前正在处理的中断级别更高的中断请求。这种方式允许更高优先级的中断请求打断当前正在处理的中断服务程序，从而实现中断嵌套。

答案：所有级别

8259A 芯片包含 _______ 个口地址，它进行中断结束处理的方式有 _______ 、_______ 、_______ 三种。

解析：8259A芯片包含2个口地址，一个用于偶地址，一个用于奇地址。它进行中断结束处理的方式有三种：普通EOI（End of Interrupt）、特殊EOI和自动EOI。普通EOI用于在ISR中清除最高优先级的中断位；特殊EOI用于指定清除某个特定的中断位；自动EOI则在CPU发出第二个INTA脉冲时自动清除ISR中的中断位。

答案：2 普通EOI 特殊EOI 自动EOI

多片8259A级连时，主片8259A的CAS2~CAS0应连至从片8259A的__________引脚；从片8259A的INT应连至主片8259A的__________引脚；主片8259A的INT应连至CPU的_________引脚。

解析：在多片8259A级连时，主片8259A的CAS2~CAS0引脚应连至从片8259A的CAS2~CAS0引脚，用于级联通信。从片8259A的INT引脚应连至主片8259A的IR引脚，用于向主片发送中断请求。主片8259A的INT引脚应连至CPU的INTR引脚，用于向CPU发送中断请求。

答案：CAS2~CAS0 IR INTR

CPU响应中断后将_____寄存器入栈保存，然后自动将_____标志和_____标志复位。若要实现中断嵌套，必须在中断服务子程序中执行一条_____指令。

解析：CPU响应中断后，会将程序计数器（PC）和标志寄存器（FLAGS）入栈保存，以保护当前的执行状态。然后，CPU会自动将中断标志（IF）和陷阱标志（TF）复位，以防止其他中断干扰当前中断处理。若要实现中断嵌套，必须在中断服务子程序中执行一条 STI指令，以重新启用中断标志（IF），允许更高优先级的中断请求打断当前中断服务程序。

答案：程序计数器（PC）中断标志（IF）陷阱标志（TF） STI

8259在初始化时，有两个命令字_____、_____必须设置。

解析：8259在初始化时，必须设置两个初始化命令字（ICW），分别是ICW1和ICW。ICW1用于设置8259A的基本工作模式，如单片或级联模式、边沿或电平触发等；ICW2用于设置中断类型码

答案：ICW1 ICW2

当一个级联的8259系统中，一个中断处理程序结束时，要发出______次中断结束命令。
解析：在一个级联的8259系统中，当一个中断处理程序结束时，需要发出两次中断结束命令。首先，必须向从片8259A发出EOI命令，以清除从片的中断服务寄存器（ISR）中的相应位；然后，必须向主片8259A发出EOI命令，以清除主片的中断服务寄存器（ISR）中的相应位。
答案：2
中断返回指令是_____，该指令将堆栈中保存的断点弹出后依次装入_____寄存器和_____寄存器中，将堆栈中保存的标志装入_____中。

解析：中断返回指令是 IRET，该指令用于从中断服务程序返回到被中断的程序。IRET指令将从堆栈中弹出保存的断点（即返回地址），依次装入程序计数器（PC）和代码段寄存器（CS）中。同时，IRET指令还将堆栈中保存的标志寄存器（FLAGS）弹出并装入标志寄存器中，恢复被中断程序的执行状态。

答案：IRET 程序计数器（PC）代码段寄存器（CS）标志寄存器（FLAGS）
14.

第8章 DMA控制器

DMA控制器可以像CPU一样得到______控制权，DMA控制器中和某个接口的联系的部分称为______。

解析：DMA（直接内存访问）控制器是一种能够直接访问系统内存而不需要CPU干预的硬件设备。它可以像CPU一样获得总线控制权，以便直接进行数据传输。DMA控制器中与某个接口联系的部分通常称为DMA通道或DMA接口。

答案：总线，DMA通道

8086/8088在最小方式下有关总线请求的信号引线是__________和____________。

解析：在8086/8088微处理器中，最小方式下用于总线请求的信号引线是HOLD和HLDA。HOLD信号用于请求总线控制权，而HLDA信号是CPU对HOLD请求的响应，表示CPU已经释放总线控制权。

答案：HOLD，HLDA

DMA控制器内部包含一个 _______ 、一个_______ 、一个_______ 和一个_______ 。

解析：DMA控制器内部通常包含四个主要部分：地址寄存器（用于存储数据传输的内存地址）、字节计数器（用于记录传输的字节数）、控制逻辑（用于管理DMA操作的启动和停止）和数据缓冲区（用于临时存储传输的数据）。

答案：地址寄存器，字节计数器，控制逻辑，数据缓冲区

DREQ是 _______ 信号， DACK是_______ 信号。

解析：DREQ（DMA Request）是外设向DMA控制器发出的请求信号，表示外设需要进行DMA传输。DACK（DMA Acknowledge）是DMA控制器对外设DREQ请求的响应信号，表示DMA控制器已经准备好进行数据传输。

答案：DMA请求，DMA响应

DMA控制器可以像CPU一样得到_______ 控制权，DMA控制器中和某个接口的联系的部分称为_______ 。

解析：DMA控制器可以像CPU一样获得总线控制权，以便直接进行数据传输。DMA控制器中与某个接口联系的部分通常称为DMA通道或DMA接口。

答案：总线，DMA通道

为了使DMA控制器正常工作，要对DMA控制器进行初始化，初始化过程包含两方面：_______ 和_______ 。
解析：DMA控制器的初始化过程主要包括设置DMA传输的地址和字节计数。地址初始化用于指定数据传输的起始地址，字节计数初始化用于指定传输的数据量。
答案：地址初始化和字节计数初始化
8237A在DMA传输时，每传输1个字节，当前字节计数器的值自动减1，当________________时，产生计数结束信号EOP*。
解析：在DMA传输过程中，8237A的字节计数器在每次传输后自动减1，当计数器减到0时，表示传输完成，此时会产生计数结束信号EOP*。
答案：字节计数器从0减到FFFFH
8237A工作在主模块时，DB0~DB7输出的是_______ 信号。
解析：当8237A工作在主模块时，数据总线DB0~DB7用于传输数据或控制信号。具体输出的信号类型取决于当前的工作模式和操作。
答案：数据或控制
8237A有_______ 、_______ 、_______ 和_______ 工作模式。
解析：8237A支持多种工作模式，包括单字节传输模式、块传输模式、请求传输模式和级联模式，每种模式适用于不同的数据传输需求。
答案：单字节传输模式、块传输模式、请求传输模式、级联模式
8327A的优先级管理方式有_______ 和_______ 。
解析：8327A的优先级管理方式主要包括固定优先级和循环优先级。固定优先级是指每个通道的优先级固定不变，而循环优先级则是指每个通道的优先级在每次服务后循环变化。
答案：固定优先级和循环优先级
8237A有______DMA通道，可以由______片8237A构成两级DMA系统，共______DMA通道。
解析：8237A芯片本身提供4个DMA通道，通过级联可以扩展DMA通道数量。两片8237A级联可以构成一个两级DMA系统，提供总共8个DMA通道。
答案：4、2、8
8237A在进行内存到内存的传输时，固定使用通道__________和通道__________，将源地址写入__________，目的地址写入__________，字节计算值写入__________。
解析：8237A在进行内存到内存的传输时，固定使用通道0和通道1。通道0用于读取源地址的数据，通道1用于写入目的地址的数据。字节计数值则写入通道0的字节计数寄存器。
答案：0、1、通道0的地址寄存器、通道1的地址寄存器、通道0的字节计数寄存器
DMA写操作把数据从__________传到__________。DMA读操作把数据从__________传到__________。
解析：DMA写操作是指数据从外设传输到内存，而DMA读操作是指数据从内存传输到外设。这两种操作是DMA控制器的基本功能，用于实现高效的数据传输。
答案：外设、内存、内存、外设

第9章定时器

8253-5内部有三个结构完全相同的_______ 。

解析：8253-5是一种可编程计数器/定时器芯片，内部集成了三个独立的16位计数器，每个计数器都可以独立编程以实现不同的定时或计数功能。

答案：计数器

当计数/定时器8253工作在方式0时，控制信号GATE变为低电平后，对计数器的影响是_______。

解析：在方式0下，GATE信号用于控制计数器的启动和停止。当GATE变为低电平时，计数器将停止计数。

答案：停止计数

计数/定时器的门控信号是由_______ 送来的，作为对_______ 的控制信号。

解析：门控信号GATE通常由外部设备或控制逻辑提供，用于控制计数器的启动、停止或重新加载。

答案：外部设备或控制逻辑，计数器

计数/定时器信号OUT输出高电平信号时，表明_______ 单元计数值减1，已等于 _______ 。

解析：当OUT信号输出高电平时，表示计数器的当前计数值已经减1，并且等于某个预设值（通常是0）。

答案：计数器，0

计数/定时器8253内部计数器的执行部件，实际上是16位_______ 计数器，他的初始值是由_______ 提供。

解析：8253内部的计数器是16位的二进制计数器，其初始值可以通过编程设置，通常由外部设备或控制逻辑提供。

答案：二进制，外部设备或控制逻辑

要使8253定时/计数器的OUT输出100HZ的方波，计数频率为100KHZ，则计数的初值应为_______。

解析：要生成100Hz的方波，需要计算计数器的初值。计数频率为100KHz，即每秒100,000个计数。要得到100Hz的输出，需要每秒100个周期，因此计数器的初值应为100,000 / 100 = 1,000。

答案：1000

8253在进行计数时，实际上是对_______ 信号线上的信号进行计数。

解析：8253是一种可编程计数器/定时器芯片，它通过对外部输入的时钟信号进行计数来实现定时或计数功能。

答案：CLK

一个8253芯片占用了 _______ 个端口地址，其中包含了_______ 个独立的计数/定时器，每个计数/定时器均为 _______ 位。

解析：8253芯片通过地址总线与外部设备通信，通常占用4个端口地址，内部包含3个独立的16位计数器。

答案：4，3，16

当8253的可编程定时/计数器工作在方式0，在初始化编程时，一旦写入控制字之后，OUT端_______ 。

解析：在方式0下，8253的OUT端在写入控制字后会立即变为低电平，直到计数器计数到0时，OUT端才会变为高电平。

答案：变为低电平

当8253的可编程定时/计数器工作在方式1，在初始化编程时，一旦写入控制字之后，OUT端_______。

解析：在方式1下，8253的OUT端在写入控制字后会立即变为高电平，并在计数器计数到0时，OUT端会变为低电平，然后重新开始计数。

答案：变为高电平

8253芯片可采用硬件启动的方式是 _______ 。

解析：8253芯片可以通过硬件信号（如GATE信号）来启动计数器的工作。GATE信号的上升沿可以触发计数器的启动。

答案：GATE信号的上升沿

在8253的六种工作方式中，输出周期性信号的是_______ 。

解析：在8253的六种工作方式中，方式2和方式3可以输出周期性信号。方式2是速率发生器，方式3是方波发生器，这两种方式都会产生周期性的输出信号。

答案：方式2和方式3

在8253的六种工作方式中，由GATE的上升沿启动计数的是_______ 。

解析：在8253的六种工作方式中，方式1和方式5是由GATE信号的上升沿启动计数的。方式1是单稳态触发器，方式5是硬件触发选通。

答案：方式1和方式5

在对8253的某个计数器的计数值进行读出之前，需要进行 _______ 。

解析：在对8253的某个计数器的计数值进行读出之前，需要先向该计数器写入一个锁存命令，以确保读取的计数值是当前的稳定值，而不是正在变化中的值。

答案：写入锁存命令

前言

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第1章 微型计算机概述

第2章 16位和32位微处理器

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